2024IEDM: 2nm Platform Technology featuring Energy-efficient Nanosheet Transistors and Interconnects co-optimized with 3DIC for AI, HPC and Mobile SoC Applications
kichikawa@3dicrl.com次世代2nmプラットフォーム技術と3D集積化の革新
半導体技術はAI、HPC（高性能コンピューティング）、およびモバイルSoCアプリケーションの進化に伴い、より高性能でエネルギー効率の高い設計が求められています。本記事では、TSMCが発表した最先端の2nm CMOSプラットフォーム技術「N2」と、3DIC技術との統合による中間工程（mid-end）および後工程（back-end）の親和性向上について詳しく解説します。
N2プラットフォームは、ゲートオールアラウンド（GAA）ナノシートトランジスタを採用し、15%の性能向上または30%の消費電力削減を実現するとともに、チップ密度を1.15倍に高める革新技術です。2025年後半には量産が予定されており、続く「N2P」モデルではさらに5%の速度向上を実現します。これにより、AIやHPC分野で求められる高効率かつ高密度な設計への対応が可能となります。
特に3DIC技術との統合において、N2は平坦性向上と積層密度の最適化を実現しています。具体的には、新しいCu RDL（再配線層）とフラットパッシベーション技術を採用することで、接続信頼性が向上し、高密度配線が可能になりました。また、TSV（シリコン貫通ビア）の設計を最適化することで、pTSV（電力供給）およびsTSV（信号伝送）の接続ピッチを9µmから4.5µmまで縮小し、積層密度と信号伝送速度の両方を向上させています。さらに、グローバルワーページとローカルプラナリティの最適化により、層間の歪みや応力を抑え、接合の信頼性と耐久性を強化しました。
N2の技術革新は、トランジスタレベルだけでなく、中間層（middle-of-line: MoL）やバックエンド層（back-end-of-line: BEOL）にも及びます。MoLでは、バリアレスのタングステンを採用し、寄生抵抗を55%低減しました。さらに、EUVリソグラフィ技術を活用した高精度パターン形成により、標準セルの容量を約9%削減し、複数のEUVマスクを削減することでコスト効率も改善されています。また、BEOLでは金属層の最適化によりRC遅延を20%以上低減し、エネルギー効率を向上させました。これにより、低電圧動作時でも優れたパフォーマンスを発揮し、特に0.5Vの低電圧で20%の速度向上と75%の待機電力削減を実現しています。
SRAMに関しても、N2プラットフォームは高密度化と低電力化を実現しています。38Mb/mm²という最も高密度なSRAMマクロを提供し、AIやHPC用途の大規模データ処理に対応可能です。また、256Mb SRAMテストチップでは、高信頼性試験である1000時間HTOLをクリアし、90%以上の歩留まりを達成しました。これにより、大容量メモリを必要とする用途において、信頼性と効率性の両面で優れた性能を発揮します。さらに、インターフェース技術も進化しており、LPDDR6（14Gb/s）およびHBM3E（10Gb/s）への対応を通じて、次世代メモリシステムとの高互換性を確保しています。
N2プラットフォームは、3DFabric技術とのシームレスな統合を実現し、AIやHPC用途で求められる高性能設計を支えています。CoWoSやINFOなどのパッケージング技術と組み合わせることで、高速インターコネクトを活用したデータ転送と電力供給の最適化を可能にしました。また、pTSVとsTSVを最適化し、フェイスツーフェイス（F2F）およびフェイスツーバック（F2B）の積層技術(SoIC/ Hybrid bonding)を活用することで、高密度積層と優れたパフォーマンスを実現しています。
今後、N2プラットフォームは2025年後半から量産され、その後、2026年には性能をさらに向上させたN2Pが市場投入される予定です。これにより、AIやHPC向けのアプリケーションはもちろんのこと、モバイルやエッジコンピューティング向けの設計にも最適化されたソリューションが提供されます。N2の革新は、システム全体の設計自由度を高めるとともに、製造コスト削減や製品開発のスピードアップにも貢献します。
まとめると、N2プラットフォームは、ゲートオールアラウンドナノシートトランジスタを基盤とし、3DFabric技術と統合することで、AI、HPC、モバイルアプリケーションのニーズに対応する最先端技術を提供します。特にパッケージ全体の平坦性向上とTSV設計の最適化は、接続信頼性や密度を飛躍的に向上させるとともに、高密度積層と高性能伝送を実現しています。この革新により、N2は次世代半導体市場における新たな基準を打ち立てる存在となるでしょう。
