ECTC’25先読み：TSMCのパッケージ開発戦略と次世代半導体パッケージングの展望
kichikawa@3dicrl.comECTC’25（Electronic Components and Technology Conference）のアドバンスプログラムから
本記事では、2025年5月末にダラスで開催予定のECTC’25（Electronic Components and Technology Conference）のアドバンスプログラムから抽出した12本の論文タイトルを基に、TSMCのパッケージ技術の方向性を推測します。そのため、本記事で述べる内容はあくまで現時点での公開情報に基づくものであり、発表内容が変更される可能性があります。
1. SoIC®による3D積層と放熱対策
TSMCは、「Innovative Cool-Stacking Technology for High Performance and Energy-Efficiency SoIC®」という論文を発表予定です。これにより、SoIC®技術の改良が進められていると考えられます。この技術は、従来の2.5Dパッケージと比較して高密度な積層と放熱性能の向上を目指しており、特にHPC（高性能コンピューティング）やAI向けチップの熱管理に関する課題を解決する可能性があります。
2. CoWoS-Rの戦略的重要性
CoWoS-R（Chip-on-Wafer-on-Substrate-RDL）技術に関する発表が4件予定されており、TSMCが従来のCoWoS-L（Local Si Interconnect）に加えてCoWoS-Rの開発を強化していると推測されます。特に、インターポーザーの配線密度を従来の2倍にする高密度インターコネクト技術が、チップレットアーキテクチャの進化を支える重要な要素になると考えられます。
3. Integrated Voltage Regulator（IVR）の導入
「Power Integrity and Circuit Characteristics of Integrated Voltage Regulator (IVR) in CoWoS® Advanced Packaging Technology」という論文から、TSMCがIVR技術を導入し、パッケージ内での電源供給電圧の最適化を進めている可能性が示唆されます。これにより、電力損失の低減と高効率な電源供給が実現されると考えられます。
4. 直接液冷による熱管理の最適化
「Direct-to-Silicon Liquid Cooling Integrated on 3.3x CoWoS-R Platform」という発表内容から、TSMCがチップ裏面に直接液冷技術を適用する研究を進めていることが推測されます。この技術は、HPCやAI向けの高性能チップが直面する発熱問題を解決する手段として期待されています。
5. SoW-Xによるウェハーレベル統合
「SoW-X: A Novel System-on-Wafer Technology for Next Generation AI Server Application」というタイトルの発表が予定されており、TSMCがChip-on-Wafer技術を活用したウェハーレベル統合技術「SoW-X」に取り組んでいる可能性があります。この技術は、AIサーバ向けの大規模なパラレルプロセッシングを実現するための統合技術として注目されます。
6. 光インターフェースの統合
「Optical and Electrical Characterization of a Compact Universal Photonic Engine」という論文から、TSMCがCOUPE技術を用いたCo-Packaged Optics（CPO）に関連する技術開発を進めている可能性が示唆されます。これにより、データ転送の高速化や低消費電力化の実現が期待されます。
まとめ
TSMCの発表予定の論文から、以下の技術開発の方向性が推測されます。
- SoIC®技術による3D積層と放熱対策の強化
- CoWoS-Rの微細配線技術による高密度統合
- IVRを活用した電源供給の最適化
- チップ裏面の直接液冷による熱管理
- SoW-Xを活用した大規模ウェハーレベル統合
- CPOを活用した光インターフェース統合
これらの技術は、2025年のECTCで正式に発表される予定です。発表内容の詳細が明らかになり次第、さらなる分析を行っていきます。
ECTC’25 プログラム
https://ectc.net/program/index.cfm
ECTC’25の正式なプログラムが公開され次第、最新情報を追加していきます。
