次世代HPCを支えるTSMCの革新技術「CoWoS-L」
kichikawa@3dicrl.comAI（人工知能）やHPC（高性能コンピューティング）の需要が急速に高まる中、TSMCが提供する先進的なパッケージ技術「CoWoS®-L」が注目を集めています。これは、CoWoS®（Chip-on-Wafer-on-Substrate）プラットフォーム上で開発された「チップ後付け（chip-last）」方式のパッケージであり、CoWoS®-SとInFO（Integrated Fan-Out）技術の利点を融合したものです。以下では、この革新技術について詳しく解説します。
CoWoS-Lの概要
CoWoS®-Lは、以下の特徴を持つ柔軟な統合ソリューションを提供します：
- ローカルシリコンインターコネクト（LSI）：複数層のサブミクロン銅配線を利用した高密度のダイ間インターコネクトを実現します。これにより、SoC-to-SoC、SoC-to-Chiplet、SoC-to-High Bandwidth Memory（HBM）といった多様な接続アーキテクチャに対応可能です。また、LSIチップは異なる製品間で再利用可能な設計になっています。
- モールドベースのインターポーザー：インターポーザーの表面、裏面を接続するTIV（Through InFO Via）と、広ピッチの再配線層（RDL）を配置し、高速信号伝送時の高周波信号損失を低減。これにより、信号と電力の効率的な設計が可能になります。
- シリコン基板に形成したトレンチ溝にキャパシタを形成するDeep Trench Capacitor, eDTCの統合：SoCダイの下にスタンドアロン型のeDTCを組み込むことで、電力管理を向上させます。この設計は、電源インピーダンスを低減し、電力効率の向上に寄与します。
CoWoS-Lの技術的特長
- LSIチップの利点
- LSIチップは、従来のモノリシックインターポーザーの課題を克服します。例えば、高速伝送バスなど必要な箇所にのみ高密度配線を設置するとともに、TSVにより裏面からGND端子を配置することで、インピーダンスを低下させ、信号整合性を大幅に向上させます。
- LSI1とLSI2の使い分け：LSI1はデュアルダマシン銅配線を採用し、高速信号伝送や高密度回路設計に適しています。一方、LSI2はCu RDL構造を持ち、製造効率とコストのバランスに優れています。
- 電力効率の向上
- eDTCは高い容量密度（1100 nF/mm²）を実現し、システム全体の電力効率を向上させます。複数のLSIチップに分散して配置することで、総キャパシタンスを大幅に増加できます。
- 製造の柔軟性
- CoWoS-Lは「チップ後付け」方式を採用しており、設計変更や製造プロセスに対する柔軟性を高めています。
実績と展望
CoWoS-Lは、SoCやHBMを含む多様なコンポーネントを1つのパッケージに統合し、優れた性能を発揮、業界標準のJEDECテストをクリアしており、大規模なHPCやAI用途でも高い信頼性を確保するとしています。
今後の方向性
TSMCのCoWoS®-Lは、スケーラビリティ、性能、コスト効率のバランス(PPAC, Power, Performance, Area, Cost)を備えた技術として、次世代HPCおよびAIシステムのニーズに応え続けるでしょう。この技術革新が生み出す新たな可能性に、ぜひ注目してください。
注意：本論文ではCoWoS-Lのアセンブリ方式を「chip last」と記載していますが、テスト済み良品（Known Good Die, KGD）を接合した後に、再配線層（RDL）やC4バンプを形成するインターポーザーのウエハープロセスが行われるとあります。そのため、厳密には「chip middle」とも呼べるプロセスである可能性があります。この点を考慮してお読みください。
CoWoS Architecture Evolution for Next Generation HPC on 2.5D System in Package
https://3dfabric.tsmc.com/japanese/dedicatedFoundry/technology/cowos.htm
