2024 IEDM Conference : 「Selective Layer Transfer (SLT)」の可能性

31-5: Selective Layer Transfer: Industry First Heterogeneous Integration Technology Enabling Ultra-Fast Assembly & Sub-1um Chiplet Thickness for Next Generation AI & Compute Applications

2024 International Electron Devices Meetingで発表された注目の論文を紹介します。インテル社から発表された「Selective Layer Transfer (SLT)」は、従来のChip-to-Wafer型ハイブリッドボンディングおよびフュージョンボンディングの製造手法を大幅に超える生産性と柔軟性を提供する新しい技術コンセプトです。

100倍以上の効率向上を実現

SLT技術は、赤外線レーザーを使用してチップレットをドナーウェハからレシーバーウェハに直接転送する画期的な手法です。これにより、従来のチップレット組立技術に比べて100倍以上の効率で、1µm未満の薄型チップレットをChip-to-Waferプロセスで転写することが可能です。また、チップサイズやアスペクト比の制約が大幅に緩和され、1×1mm²から40:1のアスペクト比まで対応できます。この革新により、AIアクセラレータの性能が1世代以上向上するとされています。

プロセスの流れと応用例

SLTは以下の手順で進行します：

1. ドナーウェハの準備：赤外線レーザー用無機リリース層を形成。
2. チップレットの分割：エッチングによりチップレットを分割。
3. レシーバーウェハの作成：チップ搭載部分の表面を微細加工や表面改質で選択的な結合可能領域を形成。
4. ウェハ結合とレーザー転送：ウェハのアライメントと接合を行い、赤外線レーザーでドナーウェハから転写するチップレットを剥離・転写。
5. 後工程：チップレット搭載後のウエハー上への絶縁層の形成や追加配線形成。

この工程では、レシーバーウェハの特定エリアのみチップレットが結合できるように表面改質を施すことで、高精度な配置と接合を実現します。応用例として、高密度インターポーザーの構築やメモリ局所スタッキングが挙げられます。例えば、SoCの一次キャッシュとコアを別チップレット化し、メモリを多層構造にすることで、SoCの面積削減や演算コア数の増加が可能となり、AIアクセラレータでは最大60%の性能向上が期待されます。

技術的な課題と解決策

SLTは新技術ゆえにいくつかの課題が存在します。例えば、ボンディングウェーブ（bonding wave）と呼ばれる接合波の伝播により、接合面に歪みやチップレットの位置ずれが生じる可能性があります。しかし、シミュレーションではダイサイズが2x2mm²未満になると、この影響は従来のW2W接合に近い挙動を示し、結合強度が向上します。これにより、既存のW2W歪み補正技術を適用でき、SLT技術が1µmピッチ接合を実現する道を開きます。さらに、640nmおよび360nmピッチの配線やビア構造をテストした結果、転写後も全ての回路が正常に動作することが確認されました。

未来への展望

SLT技術は、厚さ1µm未満のチップレットを1時間に約200,000個転写可能とし、従来技術に比べて100倍以上の効率を実現します。異種プロセスノードを活用したカスタマイズ性の高いSoC設計を可能にし、次世代コンピューティングとAIアーキテクチャの新たな可能性を切り開く技術として、今後の展開に大きな期待が寄せられています。

2024 IEDM